纳米CMOS器件中超浅结离
几年来，ic芯片设计、芯片制造、测试和封装技术都取得了长足的进展，整个产业链的各个环节都在配套发展。“中国芯”与“外国芯”制造水平的差距正在缩短。尽管芯片特征尺寸0.25-0.18mm的cmos工艺仍是当前制备ic的主流技术，但0.13mm技术已开始进入生产领域，例如晶圆制造企业已能加工0.18mm-0.13mm技术的芯片，今后5-10年将面临特征尺寸90nm以下的cmos工艺的挑战。不仅如此，超大规模集成电路(vlsi)和特大规模集成电路(ulsi)快速发展，对器件加工技术提出更多的特殊要求，其中mos器件特征尺寸进入纳米时代对超浅结的要求就是一个明显的挑战。cmos器件按比例缩小，要求源-漏结深越来越浅。根据半导体工业协会(sia)预测，对于栅长0.18mm的cmos器件，它的结深为54±18nm；而对于0.1mm器件，结深 为30±10nm。在要求超浅结的同时，其掺杂层还必须有低串联电阻和低泄漏电流。为了实现这些目标，需要半导体行业界对源/漏掺杂、体内和沟道内掺杂予以更多的关注。
目前，一些企业制备浅结采用传统的离子束注入技术，它通过减小注入能量、降低热处理时间和温度等来实现，如低能离子注入(l-e)、快速热退火(rta)、预非晶化注入(pai)。但从根本上讲，这些技术制备超浅结会带来几个问题：一是瞬态增强扩散的限制；二是激活程度的要求；三是深能级中心缺陷等。而近几年比较有发展潜力的超低能注硼技术，会因cmos ic产业链生产能力限制而无法被推广应用。业界专家相信，对于亚0.1mm cmos器件来说，将要求在温度高达1100℃下退火。因此若干超浅结离子掺杂剂引入途径正在深入研究中，一些极有希望的技术方案，如等离子体浸没掺杂(piiid)、投射式汽体浸没激光掺杂(p-gild)、快速汽相掺杂(rvd)和离子淋浴掺杂(isd)等超浅结离子掺杂技术，可望不久会进入生产领域。
2 四种超浅结离子掺杂新技术
2.1 等离子体浸没掺杂
2.1.1 技术简介
等离子体浸没掺杂(piiid：plasma immersion ion implantation doping)技术初是1986年在制备冶金工业中抗蚀耐磨合金时提出的，亦称等离子体离子注入、等离子体掺杂或等离子体源离子注入掺杂。1988年，该技术开始进入半导体材料掺杂领域，用于薄膜晶体管的氧化、高剂量注入形成埋置氧化层、沟槽掺杂、吸杂重金属的高剂量氢注入等工序。近几年来，该新技术已成为发表在一些性半导体期刊上学术论文的主题，且商用系统也有一些厂商提供技术和设备。
piiid技术的原理如图1(a)所示。与传统注入技术不同，piiid系统不采用注入加速、质量分析和离子束扫描等工艺。在piiid操作系统中，一个晶片放在邻近等离子体源的加工腔中，该晶片被包含掺杂离子的等离子体所包围。当一个负高压 施加于晶片底座时，电子将被排斥而掺杂离子将被加速穿过鞘区而掺杂到晶片中。图1(b)则说明 了piiid技术原形系统的结构。
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